HP 234664-002 - ProLiant - ML330T02 Вступний посібник - Сторінка 6

Переглянути онлайн або завантажити pdf Вступний посібник для Робочий стіл HP 234664-002 - ProLiant - ML330T02. HP 234664-002 - ProLiant - ML330T02 22 сторінки. Visualization and acceleration in hp proliant servers
Також для HP 234664-002 - ProLiant - ML330T02: Поширені запитання (4 сторінок), Посібник з впровадження (35 сторінок), Технічна Біла книга (12 сторінок), Оновлення мікропрограми (9 сторінок), Огляд (20 сторінок), Посібник з впровадження (26 сторінок), Посібник з усунення несправностей (18 сторінок), Посібник з впровадження (11 сторінок), Посібник з монтажу (2 сторінок), Посібник з конфігурації (2 сторінок), Вступний посібник (19 сторінок), Посібник з оновлення (9 сторінок), Посібник з оновлення (16 сторінок), Вступний посібник (10 сторінок), Інструкція з монтажу Посібник з монтажу (15 сторінок), Короткий опис технології (9 сторінок)

Друкувати сторінку
HP 234664-002 - ProLiant - ML330T02 Вступний посібник
Figure 3. By decreasing the amount of work done in each stage, the clock frequency can be increased.
A basic structure for a computer pipeline consists of the following four steps, which are performed
repeatedly to execute a program.
Fetch the next instruction from the address stored in the program counter.
1.
Store that instruction in the instruction register, decode it, and increment the address in the
2.
program counter.
Execute the instruction currently in the instruction register.
3.
Write the results of that instruction from the execution unit back into the destination register.
4.
Typical processor architectures split the pipeline into segments that perform those basic steps: the
"front end" of the microprocessor; the execution engine; and the retire unit (Figure 4). The front end
fetches the instruction and decodes it into smaller instructions (commonly referred to as micro-ops).
These decoded instructions are sent to one of the three types of execution units (integer, load/store, or
floating point) to be executed. Finally, the instruction is retired and the result is written back to its
destination register.
Figure 4. Basic 4-stage pipeline schematic
6